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PCB editor:Program has encountered a problem and must exit
2024-01-10 loonlog 7773 0
有一天，打开ALLEGRO的PCB editor，突然报错了，再打开Cadence的Capture CIS原理图工具一样报错，奇了怪了，每天都在使用的软件，今天就报错了，重启电脑都没用 ...
怎么给allegro设计的PCB制作并添加logo
2024-01-08 loonlog 7212 0
在设计PCB的时候，总有添加PCB logo的需求，上一篇文章介绍了在AD（Altium Designer）环境下设计PCB logo，本篇文章就来说下在Allegro ...
怎么给AD(Altium Designer)设计的PCB制作并添加logo
2023-12-29 loonlog 5224 2
使用AD（Altium Designer）设计PCB的时候，总要添加一个个性的logo吧；公司里面有这个需求，我们个人diy的时候也是可以个性一点。
添加logo首先需要有logo图片，然后转换成位图，bmp格式的图片 ...
AD使用小技巧：自动删除闭合走线回路
2023-12-18 loonlog 3849 0
在使用AD（Altium Designer）设计pcb的时候，我们经常需要对走线进行优化，当我们重新走一条网络的时候，希望软件自动清除旧的走线，或者我们给一条走线放置过孔的时候，希望自动清除旧的过孔，这样会提高效率 ...
一种消除差分传感器高差模初始电压信号的电路方法
2023-12-04 loonlog 4588 0
在项目中，使用了自制的一款压力传感器，差分电压信号输出，后级调理电路放大100倍后给到ADC芯片采集，由于工艺问题，前期一致性比较差，导致不同的传感器个体初始输出电压不同（过大的差模电压），还相差比较大，导致放大后的信号超出后端ADC的采集范围 ...
AD原理图中禁止部分电路元件编译更新到PCB-原理图屏蔽区域的使用
2023-11-08 loonlog 5342 0
使用Altium Designer绘制原理图时，由于某些原因，PCB中可有可无或者不需要这些元器件或者电路，但又不想删除这部分元器件或者电路，就可以使用编译屏蔽功能。
可以通过在原理图中放置屏蔽区域对这些元器件或电路用灰色区域盖住，这样就不会编译到PCB中（避免导入PCB）。
执行菜单栏中 ...
T568A/T568B网线水晶头的接法看这里就够了
2023-11-03 loonlog 5085 0
每次家里拉网线接水晶头都要网上找好大会，今天就总结下，以后不乱找了。
常用的水晶头接法是按照T568B标准，8P8C（RJ45）俗称水晶头，接口的线序颜色如下图所示 ...