标签为"Allegro"的文章

Allegro导入网表的时候，会遇到提示：“你的器件中 CLASS 属性值 ACTIVE 是不合法的”。

在 Allegro 的 Device 文件（.txt/.dev ...

有时候我们使用Allegro把线框变成铜皮的时候，需要对封闭的框进行操作，有时候提示线框为非闭合线，那么如何操作呢？

Shape->Compose Shape，

Options面板设置为Outline层，

右键菜单选择Temp Group，把板框线一一选中后 ...

在使用Allegro设计PCB的时候，在布线完成的时候，想移动一个器件，这样走线和器件的位置就发生了相对变化，要一个一个的删除走线比较麻烦，这时候，我们可以先切断所有连线，再移动，这样之前的走线不会被大改，移动完器件 ...

在项目中，需要对一颗裸芯片进行商用封装设计，裸芯片一共有五千多个bump，通过FanOut手段，合并部分重复网络的bump，最终扇出900个pin脚的封装。芯片厂家给了bump的网络名称和坐标位置，我能想到的唯一方法就是使用Allegro根据坐标文件导入焊盘来制作这个裸芯片的封装 ...

有一天，打开ALLEGRO的PCB editor，突然报错了，再打开Cadence的Capture CIS原理图工具一样报错，奇了怪了，每天都在使用的软件，今天就报错了，重启电脑都没用 ...

在设计PCB的时候，总有添加PCB logo的需求，上一篇文章介绍了在AD（Altium Designer）环境下设计PCB logo，本篇文章就来说下在Allegro ...

有时候，我们需要对已经完成的pcb文件进行更新，比如更换了器件封装，这就需要重新导入网络表，默认的，软件会在你导入网表的时候，被更新元件会消失，需要你重新放置元器件，这样就造成已经布好格局会被打乱，还需要重新放置 ...