标签为"电子电路"的文章

在使用AD进行pcb设计时，尤其是进入收尾阶段，经常需要总体预览走线完美程度，需要进行单层预览，只显示当前层，其他层隐藏或者变成灰色，相当于高亮显示当前浏览层，先看一个动图 ...

在项目中，需要对一颗裸芯片进行商用封装设计，裸芯片一共有五千多个bump，通过FanOut手段，合并部分重复网络的bump，最终扇出900个pin脚的封装。芯片厂家给了bump的网络名称和坐标位置，我能想到的唯一方法就是使用Allegro根据坐标文件导入焊盘来制作这个裸芯片的封装 ...

有一天，打开ALLEGRO的PCB editor，突然报错了，再打开Cadence的Capture CIS原理图工具一样报错，奇了怪了，每天都在使用的软件，今天就报错了，重启电脑都没用 ...

使用AD（Altium Designer）设计PCB的时候，总要添加一个个性的logo吧；公司里面有这个需求，我们个人diy的时候也是可以个性一点。

添加logo首先需要有logo图片，然后转换成位图，bmp格式的图片 ...

在使用AD（Altium Designer）设计pcb的时候，我们经常需要对走线进行优化，当我们重新走一条网络的时候，希望软件自动清除旧的走线，或者我们给一条走线放置过孔的时候，希望自动清除旧的过孔，这样会提高效率 ...

我们在设计PCB的时候，经常会遇到芯片引脚间距小于我们设置的安全间距，进而DRC报错，如下图，（本文就依间距规则进行举例说明，其他属性，也是一样的步骤），虽然根据DRC列表逐一确认安全的情况下，可以不用单独设置，也无大碍 ...

平时在使用AD（Altium Designer）设计PCB的时候，经常会涉及一些诸如线宽，线距，过孔大小等的设置，我都是使用一种基础规则设置，有时候间距设置大于芯片引脚的间距，就会导致无法走线 ...